Crear un Biestable D en vhdl

[Randerman]

Buenas Tardes amigos,

Os cuento, me estoy iniciando en el lenguaje ensamblador con vhdl. Me he propuesto hacer un Biestable D con entradas asíncronas Preset y Clear, pero no consigo hacerlas funcionar a la vez.
Declaro 2 PROCESS, pero el simulador no da el resultado esperado. A ver si me podéis hechar una mano!

 

[chclau]

Y donde esta el codigo?

Dos aclaraciones. VHDL no es un ensamblador sino un lenguaje de descripcion de hardware
La otra, no se puede hacer un flip flop con dos procesos.

 

[LoTrOx]

a que te refieres con hacerlas funcionar a la ves?
de por si, en un biestable, tu no puedes hacer funcionar al mismo tiempo el preset con el clear, es ilogico!
Sino ya no seria un biestable (2 estados)

Yo hize un flip - flop D, aqui te lo adjunto:

library ieee;
use ieee.std_logic_1164.all;

entity ffd is
port ( D,clk,reset,P : in std_logic;
F: out std_logic);
end ffd;

architecture resol of ffd is
begin

process(clk,reset)
begin
if(reset='1' and P='1') then
F<='Z';
elsif(reset='1' and P='0') then
F<= '0';
elsif(reset='0' and P='1') then
F<= '1';
elsif (reset='0' and P='0' and (clk='1' and clk'event)) then
F<= D;
end if;
end process;
end resol;