Error ejecución en verilog de circuito arbitrario

Hola. Muy buenas a todos los usuarios de este foro.
Al ser esta mi primera pregunta, espero poder expresarme correctamente.

Al realizar un contador arbitrario de 4 bits para una serie de números aleatorios, tras hacer el circuito con los mapas de Karnaugh y a continuación escribir el código del circuito, lo compilo en verilog sin fallo alguno, pero a la hora de ejecutarlo me aparece un error bastante raro:
"dumpfile practica.dmp opened for output".

He buscado en muchos sitios y no encuentro solución ninguna.
Estaría eternamente agradecido si alguien me pudiese dar alguna respuesta que me ayude a solucionarlo.

A continuación dejo aquí el código por si sirve de algo:
PHP:
//Modulo del biestable JK 
module JKdown(output reg Q, output wire NQ, input wire J, input wire K,input wire C); 
  not(NQ,Q); 
 
  initial 
  begin 
    Q=0; 
  end     
 
  always @(posedge C) 
    case ({J,K}) 
      2\'b10: Q=1; 
      2\'b01: Q=0; 
      2\'b11: Q=~Q; 
    endcase 
endmodule 
 
module contador (output wire[3:0] Q, input wire C); 
  //Cables correspondientes a las salidas negadas de los biestables. 
 wire [3:0] nQ; 
  //Cables que almacenan la salida temporal del biestable jk3 
wire Qt, nQt; 
wire wJ3, wK3, wJ2, wK2, wJ1, wK1, wJ0, wK0; 
//Cables intermediosn2 
 
and q0n3(wq0n3, Q[0], nQ[3]); 
and n1n3(wn1n3, nQ[1], nQ[3]); 
 
and n1n3(wn1n3, nQ[1], nQ[3]); 
and n0q2q3(wn0q2q3, nQ[0], Q[2], Q[3]); 
or k0(wk0, wn1n3, wn0q2q3); 
 
 
JKdown jk0 (Q[0], nQ[0], wJ0, wK0, C); 
  JKdown jk1 (Q[1], nQ[1], wJ1, wK1, C); 
  JKdown jk2 (Q[2], nQ[2], wJ2, wK2, C); 
  JKdown jk3 (Qt, nQt, wJ3, wK3, C); 
 
endmodule 
 
//Módulo para probar el circuito. 
module test; 
  reg I, C; 
  wire [3:0] Q; 
  contador counter (Q,C); 
 
  always  
  begin 
    #10 C=~C; 
  end 
 
 
  initial 
  begin 
    $dumpfile("practica.dmp"); 
    $dumpvars(2, counter, Q); 
           
    C=0; 
    #500 $finish; 
  end 
endmodule ...
Muchas gracias de antemano y un saludo.
 
Última edición por un moderador:
Pareceria que el archivo practica.dmp quedo abierto de otra ejecucion, fijate si podes borrarlo.
 
Pareceria que el archivo practica.dmp quedo abierto de otra ejecucion, fijate si podes borrarlo.

Muchisimas Gracias,intentare ver si resolviendo eso funciona :D



Aún asi sigue dando el mismo error,lo extraño es que al ejecutar el archivo "práctica.v" en verilog y salir el error se crea automaticamente un archivo llamado practica.dmp....
 
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