Hola a todos.No consigo encontrar la solución a este error.
He creado un multiplicador con Core Generator mediante uso de LUT,s y a la hora de Implementar el diseño con ISE me da error en el "map".
Dice así:
ERRORack:198 - NCD was not produced. All logic was removed from design. This
is usually due to having no input or output PAD connections in the design and
no nets or symbols marked as 'SAVE'. You can either add PADs or 'SAVE'
attributes to the design, or run 'map -u' to disable logic trimming in the
mapper.
El problema no se si está en el código o en algo que desconozco. Tampoco entiendo bien que quiere decir el error.
Este es la entidad del código generada:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
Library XilinxCoreLib;
-- synthesis translate_on
ENTITY multiplicador IS
port (
clk: IN std_logic;
a: IN std_logic_VECTOR(17 downto 0);
b: IN std_logic_VECTOR(17 downto 0);
p: OUT std_logic_VECTOR(35 downto 0));
END multiplicador;
ARCHITECTURE multiplicador_a OF multiplicador IS ...
Gracias de antemano.
He creado un multiplicador con Core Generator mediante uso de LUT,s y a la hora de Implementar el diseño con ISE me da error en el "map".
Dice así:
ERRORack:198 - NCD was not produced. All logic was removed from design. This
is usually due to having no input or output PAD connections in the design and
no nets or symbols marked as 'SAVE'. You can either add PADs or 'SAVE'
attributes to the design, or run 'map -u' to disable logic trimming in the
mapper.
El problema no se si está en el código o en algo que desconozco. Tampoco entiendo bien que quiere decir el error.
Este es la entidad del código generada:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
Library XilinxCoreLib;
-- synthesis translate_on
ENTITY multiplicador IS
port (
clk: IN std_logic;
a: IN std_logic_VECTOR(17 downto 0);
b: IN std_logic_VECTOR(17 downto 0);
p: OUT std_logic_VECTOR(35 downto 0));
END multiplicador;
ARCHITECTURE multiplicador_a OF multiplicador IS ...
Gracias de antemano.
