Sumador y Restador para FPGA Spartan 3

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Hola

Tengo un ligero problemilla para hacer el sumadro y restador en el programa ISE Webpack de Xilinx, me gustaria saber si alguno de ustedes tiene algun diseño para estas especificaciones pues ya llevo rato intentandolo y ni por mux ni por LUT he podido hacer eso. les explico un poco, es un sumador y restador de 4 bits cada numero, por lo cual saldra un maximo de 5 bits en la suma y no superior a 4 bits en la resta...

Agradezco su respuesta;)

PD. ya tengo el diseño que esta aqui en el foro con 5 sumadores, pero me parece algo largo para montarlo en FPGA gracias
 

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