BUSES EN VHDL

HOLA A TODOS
ESTOY PROGRAMANDO EN VHDL UN SISTEMA QUE REQUIERE DE UN BUS COMUN DE DATOS.. PARA CONTROLAR EL FLUJO SOBRE EL MISMO UTILICE BUFERS TRIESTADO LOS CUALES SE ACTIVAN UNO A LA VEZ MEDIANTE UN DECODIFICADOR, PERO NO SE QUE PASA, PUES AL SINTETIZAR EL DISEÑO ME SACA UN ERROR Y NO SE QUE ES..
SI ALGUIEN PUEDE AYUDARME CON ESTO LO MAS PRONTO POSIBLE, SE LO AGRADECERIA..
EL SOFWARE QUE ESTOY EMPLEANDO ES WEBPACK DE XILINXS.

AHI NOS HABLAMOS
 
es necesario que sean buffers, mira que dominarlos es un problema. intenta con solo entrada o solo salida.
 

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