Hola a todos necesito ayuda con el siguiente problema, se necesita diseñar una FSM(maquina de estados finita) que tiene una entrada serial x y una salida z, la salida se activa en 1 cuando detecta un numero impar de 1's en la entrada en un grupo de 4 bits. el problema me ha surgido en las secuencias posteriores a la primera activacion de z. Gracias
