"Logic Contention" en una implementación del uP8086 con puerto serial y paralelo

#1
Buenas tardes, como el título expresa, estoy intentando hacer un proyecto basándome en mis apuntes del libro de Barry Brey "Los microprocesadores Intel" y con la ayuda de proteus.

El asunto es que todo iba bien hasta que conecté los puertos serial y paralelo al micro, ahora me aparece algo como "Logic conection" y lo más extraño es que me aparece es en las conexiones que deberían y están conectadas al bus de datos.

NOTA: Estoy considerando los bancos de memoria alto y bajo para las direcciones pares e impares como indica el libro.

Aquí les dejo la simulación para que quien pueda le eche un vistazo y me diga en qué me equivoco, y también las direcciones de cada una de las memorias y puertos.

Disculpen la molestia y ante todo muchas gracias
 

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Última edición:
#2
Aunque nadie respondió, he resuelto el problema. Si a alguien le interesa la simulación completa del 8086 en proteus hacermelo saber.
 

Fogonazo

Exorcista & Moderador eventual
#3
Aunque nadie respondió, he resuelto el problema. Si a alguien le interesa la simulación completa del 8086 en proteus hacermelo saber.
Seguramente, en algún momento aparecerá alguien a quién le sirva la simulación, así que sería interesante que la subas al foro.

Si deseas hacerlo, comprimes con WinRAR o WinZip el archivo de Proteus y lo subes al Foro.
 
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