Problema con Compilador Warp Galaxy

[carontester]

hola no tengo mucha experiencia en lo que a las gal y pal se refiere, la unica experiencia de programacion que tengo es con los microcontroladores de atmel 8252, y atmega8535, pero me encomendaron una gal la "GAL 18V10B", y me encomendaron que aprenda a programar esta clase de dispositivos empezando por este, depues de batallara unos dias, logre entenderle algo a la programacion de vhdl con el galaxy y he logrado simular cosas sencillas, multiplexores, comparadores, sumadores, decodificadores, y circuitos en base a conjuntos de compuertas basicas, todo esto programado en el galaxy y simulado en el simulador que viene al instalar el Warp 6.3, el problema es que ahora que quiero pasar esos codigos a mi gal "GAL 18V10B", me doy cuenta que no viene listado este dispositivo en el galaxy, como le haria para programarlo???, se le puede adjuntar compatibilidad de alguna manera???, en alguna version de este software viene compatibilidad para este dispositivo en especifico???, de ser asi podrian decirme donde consegir dicho software???, o alguno otro en donde lo que ya he aprendido de programacion y simulacion en los programas que menciono sea compatible???, agradecere bastante cualquier ayuda que puedan brindarme

 

[teufel]

Buenas noches y un cordial saludo a todos los electronicos y programadores de este foro,pues bien resulta que mi problema es el siguiente tengo el cypress galaxy 6.3 y he hecho programas en el para mi carrera tecnica pero el problema que tengo es de que no viene con el simulador nova y no se en donde pueda simular mi archivo si alguien me pudiese ayudar pasandome el simulador nova o si me puede dar sugerencias de donde simularlo

NOTA:debe ser con el archivo .jed que da el galaxy no lo puedo hacer con otro compilador

 

[CrisDaf]

Buenas. Vengo en busca de ayuda para entender cuál es la razón de que no se reconozca la instrucción clk en el compilador.
Me arroja un error como el siguiente: Can´t handle expression 'clk'event'

library ieee;

use ieee.std_logic_1164.all;

entity p2 is
 port(pre,clr,clk,d,t,j,k,s,r:in std_logic;
     sel:in std_logic_vector(1 downto 0);
     q, nq:inout std_logic
     );
end entity;


architecture a_p2 of p2 is

 begin
  process(pre,clr,clk,d,t,j,k,s,r)
   -- Activamos CLR con 0

   if(clr='0') then
    q <= '0';
    nq <= '1';
   else if(clk'event and clk = '1') then  -- Aqui es donde se encuentra el error, no reconoce 'event
    -- Activamos PRE con 1
    if(pre='1') then
     q <= '1';
     nq <= '0';
    else
     case sel is
      -- FF tipo D
      when "00" => q <= d;
                   nq <= not d;
      -- FF tipo T
      when "01" => q <= t xor q;
                   nq <= not(t xor q);
      -- FF tipo JK
      when "10" => q <= not k and q or j and not q;
                   nq <= not(not k and q or j and not q);
      -- FF tipo SR

      when "11" => q <= s or (not r and q);
                   nq <= not(s or (not r and q));
     end case;
    end if;
   end if;
   end if;
  end process;
end a_p2;