Hola... estoy haciendo un proyecto en vhdl para pasarlo a una fpga... tengo que hacer un bloque con dos constantes y un bus de 8 bit de entrada, y una salida de tipo bit....
cuando el valor del bus es igual a una de las cte o algun numero mayor me salga un 1 y cuando pase por el otro valor de la cte o algun nuemro inferior me tire un 0.... una de las contaste es mayor que la otra y el valor de la cte que hace que la salida sea 1 es mayor a la otra... me hago entender? ideas???
gracias
cuando el valor del bus es igual a una de las cte o algun numero mayor me salga un 1 y cuando pase por el otro valor de la cte o algun nuemro inferior me tire un 0.... una de las contaste es mayor que la otra y el valor de la cte que hace que la salida sea 1 es mayor a la otra... me hago entender? ideas???
gracias
