ENTITY señal IS
port(
clk: in std_logic;
out: out std_logic
);
END señal;
architecture divisor of señal is
type estados is (uno,dos,tres);
signal estado1, Nestado1 : estados;
signal estado2, Nestado2 : estados;
signal salida1,salida2:std_logic;
begin
process(clk)
begin
if(clk'event and ckl='1') then
estado1 <= Nestado1;
end if;
end process;
process(clk)
begin
if(clk'event and clk='0') then
estado2 <= Nestado2;
end if
end process
process(estado1)
begin
case estado1 is
when uno =>
salida1 <= '0';
Nestado1 <= dos;
when dos =>
salida1 <= '1';
Nestado1 <= tres;
when tres =>
salida1 <= '1';
Nestado <= uno;
end case
end process
process (estado2)
begin
when uno =>
salida2 <= '1';
nestado2 <= dos;
when dos =>
salida2 <= '0';
nestado2 <= tres;
when tres =>
salida2 <= '1';
nestado uno;
end case;
end process;
out <= salida1 and salida2;
end divisor