Bueno, a decir verdad, ya he usado el buscador para referirme a este tema y sí he encontrado respuestas, pero no son necesariamente lo que busco.
El trabajo que debo realizar es implementar la lógica para un sumador-restador de números positivos de 4 bits. Así, la suma puede resultar ser desde 0 a 30, y la resta, desde 0 a -15.
Aunque ya lo he desarrollado, lo que nos pide el profesor es usar la menor cantidad posible de compuertas lógicas para hacerlo funcionar, es decir, simplificarlo al máximo. En base a ello será nuestro calificativo.
En las primeras versiones que hice, conseguí que funcionase con muchas compuertas, y además usaba 4 sumadores 74LS283. Ya luego he conseguido reducir las compuertas (y contando también negadores) a 31.
Se nos permite usar los circuitos: 74LS283 y 74LS48. Éste último recibe como entrada un número de 4 bits y muestra el número correspondiente (hasta el 9 tan sólo) en un display de 7 segmentos cátodo común.
Bueno, conversando con mis compañeros, pero que son de otros grupos, dicen haber reducido hasta 28 (contando compuertas y negadores) y otro grupo presume de haber llegado hasta 20. La verdad, esto último no lo creeré hasta verlo (mientras tanto creeré que ellos no están contando todas las compuertas y sólo las que conforman la lógica central).
Estoy adjuntando mi desarrollo. Por favor, si pueden ayudarme a reducir circuitalmente la lógica les estaría muy agradecido.
PD: El proyecto debe abrirse desde ISIS de Proteus
El trabajo que debo realizar es implementar la lógica para un sumador-restador de números positivos de 4 bits. Así, la suma puede resultar ser desde 0 a 30, y la resta, desde 0 a -15.
Aunque ya lo he desarrollado, lo que nos pide el profesor es usar la menor cantidad posible de compuertas lógicas para hacerlo funcionar, es decir, simplificarlo al máximo. En base a ello será nuestro calificativo.
En las primeras versiones que hice, conseguí que funcionase con muchas compuertas, y además usaba 4 sumadores 74LS283. Ya luego he conseguido reducir las compuertas (y contando también negadores) a 31.
Se nos permite usar los circuitos: 74LS283 y 74LS48. Éste último recibe como entrada un número de 4 bits y muestra el número correspondiente (hasta el 9 tan sólo) en un display de 7 segmentos cátodo común.
Bueno, conversando con mis compañeros, pero que son de otros grupos, dicen haber reducido hasta 28 (contando compuertas y negadores) y otro grupo presume de haber llegado hasta 20. La verdad, esto último no lo creeré hasta verlo (mientras tanto creeré que ellos no están contando todas las compuertas y sólo las que conforman la lógica central).
Estoy adjuntando mi desarrollo. Por favor, si pueden ayudarme a reducir circuitalmente la lógica les estaría muy agradecido.
PD: El proyecto debe abrirse desde ISIS de Proteus
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