No, ambas etapas están polarizadas de manera de que la corriente de polarización sea 2 mA con un VCE de 5 V. Lo que veo que faltó en la imagen es que no conecté la salida de la primer etapa con la entrada en la base de la segunda.
Vos hablaste de una ic (supongo que alterna) de 3A para una carga de 1kOhm.
Suponiendo que fuera para una carga adecuada, seguís teniendo un error de concepto en la polarización, nunca la corriente de polarización puede ser menor que la corriente que vas a tener en alterna, sino tenés recortes, esto obviamente hablando de clase "A".
Lo que quiero es saber porque hay ese error en la excursión simétrica y como podría solucionar eso.
La excursión depende de dos cosas fundamentales:
- Punto de trabajo del transistor.
- Recta de carga dinámica (que siempre limita más que la estática que tiene en cuenta la fuente).
El punto de trabajo no es más ni menos que la polarización, Icq vs Vceq.
En cambio de la recta de carga dinámica obtenés la [LATEX]\Delta v{ce}[/LATEX] en función de la ic (en alterna). ¿Cuál será tu máxima ic?, simple cuando ic=Icq.
Ejemplo, en tu primera etapa si planteas el modelo dinámico para obtener vce llegás a que:
[LATEX]|\Delta v{ce-max}|=ic.\left(R2//R7//R9//h_{ie2}\right)[/LATEX]
Suponiendo que R7//R9//hie2=1,5k ohms (para facilitar el cálculo):
[LATEX]\Delta v{ce} \approx 2mA.750ohms=1,5v[/LATEX]
Esto quiere decir que desde tu punto Q donde Vceq=5v, podés desplazarte +/-1,5v (de 3,5v a 6,5v) sin que haya recorte.
Otra limitación que podrías llegar a tener es del otro lado, con la Vce(sat), si tuvieras por ej. la Vceq en 1,5v y tu Vce(sat)=0,3v => tendrías un recorte después de 1,2v.
El procedimiento se repite con la otra etapa, en c/etapa deberías garantizar que la ganancia de tensión multiplicada por la señal de entrada nunca supere los límites de la excursión.