Famila lógica ECL

Hola muy buenas, tengo las siguientes dudas sobre la tecnología ECL para la implementación de funciones lógicas. (NOR, OR)
1º En ella los transistores no trabajan en conmutación, es decir en corte y en saturación, sino en la zona activa directa próxima a corte o a saturación no?
2º La tensión de alimentación es negativa?
3º y sobre todo: emplean una lógica negativa, es decir un valor alto de tensión equivale a un "0" lógico.
4º Anexo pongo una puerta lógica OR y NOR implementada con transistores. Si alguien puede explicarme un poco su funcionamiento se lo agradecería.
 

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Emitter-coupled logic - Wikipedia, la enciclopedia libre

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www.uned.es/ca-bergara/.../web.../transp_fam_logi_mos.pdf - Similares

mira en estos dos links. Saludos
 
Las puertas lógicas de la familia ECL (lógica de acoplo por emisor) se basa en el siguiente funcionamiento: a la entrada un amplificador diferencial (que por cierto es la clave del funcionamiento), el cual conduce la corriente de una a otra parte dependiendo del estado de las entradas (sean 0 ó 1), controlando la activación (corte o saturación) de los transistores a la salida.
Entonces unos transistores de la puerta trabajan en modo amplificador diferencial (los asociados a la entrada) y otros trabajan en modo conmutación (los asociados a las salidas NOR y OR).

Creo recordar que es la familia más rápida, con un FA-OUT bastante elevado (es decir, alta impedancia de entrada del par diferencial y baja Z de salida), buena inmunidad al ruido, acepta flexibilidad lógica... peeero tiene más elevado consumo que las TTL y son incompatibles con las demás familias...

.... básicamente esto

saludos
 
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